定义和规范 ​

IEEE 1149.1 是指 IEEE Standard for Test Access Port and Boundary-Scan Architecture（IEEE 1149.1 测试访问端口与边界扫描架构标准），由 IEEE（电气和电子工程师协会）制定的国际通用测试协议，核心是通过标准化的“测试访问端口（Test Access Port, TAP）”和边界扫描链，解决芯片及电路板的测试、调试与故障定位问题，也是 JTAG 技术的核心底层规范。

线序及引脚定义（JTAG 核心 5 引脚，基于 IEEE 1149.1 标准） ​

JTAG 接口的核心线序为 TMS、TDI、TDO、TCK、TRST（部分简化场景可能省略 TRST），各引脚的功能定义、方向及关键特性如下，是调试工具（如 J-Link）与 RISC-V 芯片调试模块（DM）通信的基础：

引脚名称 英文全称 方向（调试工具→芯片） 核心功能定义 关键特性与应用场景
TMS Test Mode Select 输入（工具→芯片） 测试模式选择：通过高低电平切换，控制 JTAG 状态机（如移位寄存器、暂停、退出等）。 核心控制引脚，单次 TCK 时钟周期内的 TMS 电平决定状态机跳转，是 JTAG 会话启动、配置的关键。
TDI Test Data In 输入（工具→芯片） 测试数据输入：将调试指令、地址、配置数据从调试工具（如 J-Link）传输到芯片 TAP。 用于向 RISC-V 调试模块（DM）写入 DMI 命令、寄存器地址/数据、断点配置等信息。
TDO Test Data Out 输出（芯片→工具） 测试数据输出：将芯片的测试结果、寄存器数据、状态信息反馈给调试工具。 读取 RISC-V 芯片的 DM 寄存器值、内存数据、Hart 状态（如 HALTED）、调试结果等。
TCK Test Clock 输入（工具→芯片） 测试时钟：提供 JTAG 传输的同步时钟信号，所有数据和控制信号的采样/输出均基于 TCK。 时钟频率可配置（如 1MHz~100MHz），需匹配芯片 TAP 接口的最大支持频率，确保数据传输稳定。
TRST Test Reset 输入（工具→芯片） 测试复位：异步复位 JTAG 状态机和边界扫描链（部分场景为可选引脚）。 低电平有效，用于快速重置 JTAG 会话（如调试卡死时）；无此引脚时，可通过 TMS 多周期高电平实现软件复位。

补充说明（贴合 RISC-V 调试场景） ​

  1. 引脚电平标准：默认遵循 TTL 电平（高电平 3.3V/5V，低电平 0V），需与调试工具、RISC-V 芯片的 IO 电平匹配（避免电平不兼容导致损坏）。
  2. 线序一致性要求：调试工具（如 J-Link）与 RISC-V 开发板的 JTAG 接口必须严格对应引脚定义（不可交叉），否则会导致 JTAG 通信失败。
  3. 扩展引脚（可选）：部分场景会增加 nSRST（系统复位）引脚，用于联动复位芯片核心（Hart），配合 JTAG 实现“复位后立即进入调试模式”。
  4. 与 RISC-V 调试的关联：TMS/TCK 控制 JTAG 状态机同步，TDI/TDO 传输 DMI 接口的 50 位数据（地址、控制、数据段），TRST 用于异常场景下的 JTAG 会话重置，最终实现对 RISC-V 芯片的调试控制。